원자층 증착[Atomic Layer Deposition]은 박막을 만들기 위한 매우 정밀하고 제어 가능한 공정으로 많은 분야에서 응용, 사용되고 있습니다. 아직 많은 기술적 문제가 있지만, 최첨단 기술과 연구를 통해 점점더 발전 되어 가고 있습니다.
원자층 증착과 더불어 원자층 에칭 기술의 발전은 반도체 칩제조 공정의 예를 보면, 새로운 소재 및 3차원 설계를 가능하게 합니다.
[화학 증착 기법, Chemical Vapor Deposition]
ALD는 반도체 칩 제조 과정에서 박막을 생산하는데 가장 보편적으로 이용되는 CVD 방법중에 하나입니다.
CVD 공정은 가스 형태의 전구체(Precursor)를 실리콘 웨이퍼가 들어있는 프로세스 챔버에 넣어줍니다. 이 때 가스의 흐름이 매우 중요합니다.
이 전구체는 웨이퍼 표면에서 반응하여 챔버에서 제거된 부산물(Byproducts)과 함께 원하는 형태의 막을 형성하게 됩니다.
박막의 품질 및 증착 속도를 높게 유지하면서, 공정 온도를 낮추기 위해 플라즈마를 이용하는 CVD(PECVD)방법도 있습니다. 그러나, 플라즈마를 이용하는 공정은 전구체, 플라즈마, 부산물 기타 등등의 물질들이 전부 챔버에 떠다니기 때문에 원자 수준의 제어를 하기에는 어려움이 있습니다.
[원자층 증착]
증착 공정에서 제어를 향상시키기 위해 공정을 두 단계로 나눠 제어하는 방법이 있습니다.
ALD 공정의 첫번째 단계는 코팅(흡착) 할 수 있는 전구체로 리액션 챔버를 가득 채우고, 코팅하기 위한 표면을 노출 시킵니다. 이 때 노출된 영역에 전구체가 흡착되고, 자기제어(Self-limiting) 공정이 이루어 지게 됩니다. 모든 영역이 코팅되고 나면, 자체적으로 흡착은 멈춥니다.
두번째 단계 또한 자기제어 공정이 이루어지게 되는데, 가스가 챔버안으로 주입돼 기존에 있던 원료 가스에 자체적으로 반응하여 원하는 물질을 형성하도록 하는 것입니다. 원료 가스가 모두 소모되면 화학 반응이 멈춥니다. 이러한 과정을 반복하여 원하는 두께까지 박막을 형성합니다.
하나의 공정을 어떻게 두단계로 나누어 할 것인가에 따라서 Spatial ALD 기술과 Temporal ALD 기술로 생각해 볼 수 있습니다.
Spatial ALD 기술은 웨이퍼를 서로 다른 위치로 이동시킴으로써 각기 다른 전구체에 노출 될 수 있도록 합니다.
Temporal ALD 기술은 웨이퍼를 한 위치에 고정 시키고 대신에 전구체를 챔버안에 넣어주고, 제거하는 방식으로 진행 됩니다. 이 기술은 임계치수(CD) 범위를 제어하는 것등의 전반적인 공정 품질을 개선 할 수 있습니다.
[ALD의 이점]
원자층 증착이 가진 장점은 모두 자체적으로 제어 가능한 연속 반응에서 찾을 수 있습니다.
일반 증착은 정확하게 한 사이클 당 한개의 막을 증착 하지는 못하지만, 박막의 두께 조절이 상대적으로 쉽고, 웨이퍼 전체에 어느 정도 균일한 박막 형성이 가능합니다.
ALD 증착은 디바이스 상단, 측면 및 하단부에 동일한 두께의 막을 증착하기 때문에, 웨이퍼 지형도와 완벽히 일치하는 층을 만들 수 있습니다. 이렇게 높은 점착성(Conformality)을 확보하는 것은 고 종횡비(High-aspect-ratio) 및 3D 구조 형성에 있어 매우 중요하고, 장점이 됩니다. 뿐만 아니라 웨이퍼 표면은 원자 수준으로 매끄러우며, 화학적 구성이 잘 되어 있습니다.
[원자층 증착법의 적용]
원자층 증착법은 선택하는 전구체에 따라 절연막(insulating)과 메탈막(conducting) 모두 생산 가능합니다.
자가 정렬 패턴(Self-Aligned Patterning) : 원자층 증착법은 자가 정렬 다중 패턴 공정에서 핵심적인 역할을 합니다. 현재 리소그래피 기술로 생산 할 수 있는 것보다 더 작은 패턴을 만들 수 있습니다. 이 때 얇은 스페이서가 사전 정의된 표면 위에 증착되는데, 이렇게 스페이서가 증착된 막은 결국 최종 패턴의 임계치를 의미하기 때문에 매우 균일하고 평평해야 합니다.
3D 낸드 : 3D낸드 메모리 디바이스의 3차원 구조는 미세 공정을 제어 할 수 있는 고도의기술을 필요로 합니다. 원자층 증착법은 메모리 구멍의 측면에 절연막을 형성함으로써 미세 공정을 효과적으로 제어 할 수 있도록 합니다. 특히 금속 원자층 증착법은 대체 게이트 단계에서 워드라인(word line)을 채우는데 활용 됩니다. 이때 좁고 평평한 표면을 완벽히 재우기 위해 측면 증착이 필요합니다.
핀펫(FinFET) : 핀펫 공정에서 트랜지스터 게이트 측면에 증착 되는 얇은 스페이서 막은 정확하게 균일한 두께이고, 핀홀(pinhole)이 없어야 합니다. 원자층 증착법은 3차원 핀 구조에서 컨트롤 게이트를 분리 시킬수 있는 층을 증착하기에 매우 적합합니다.
[원자층 증착법의 미래]
최근에는 특정 부분에만 선택적으로 박막을 필요로 하는 분야에서 많은 각광을 받고 있습니다. 그래서 많은 연구자들이 특정위치에 절연막과 금속을 증착 할 수 있는 방법을 연구하고 있습니다. 기존과는 전혀 다른 방식의 패터닝 기술을 개발하고 있습니다. 이 때 무엇보다도 감도를 확보하는 것이 중요합니다. 그리고, 보다 정확하게 새로운 패턴이 기존의 패턴에 정렬 될 수 있도록 하기 위한 방법이 대두되고 있습니다. 기존의 전기 접점에서 벗어나 패턴이 잘못 정렬되면, 감도가 떨어지고 이것은 칩의 성능과 직결되는 문제입니다.
앞으로 원자층 증착 방법은 최첨단 반도체 제조 분야에서 점점더 핵심적인 역할을 하게 될 것입니다. 나아가 반도체 분야만이 아니라 이 기술이 적용 가능한 다양한 분야에서 혁신 또한 계속 될 것입니다. 새로운 구조 설계나 차세대 디바이스에 적용되기 위한 활용 전략으로 끊임없이 진보 할 것입니다.
[원본 출처 : LAM리서치]
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