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반도체 칩에 수십억 개의 트랜지스터가 들어간다는 것은 아주 놀라운 사실입니다.
이런 반도체 칩안에 인터커넥트 와이어는 약 30마일 정도 된다고 합니다.
이 와이어는 전자를 전송하기 위한 고속도로와 같습니다.
반도체 칩의 성능은 이 고속도로의 성능에 많은 영향을 받을 수 밖에 없습니다.
최근 스케일링을 통해 회로의 선폭이 계속해서 축소됨에 따라서 고성능 반도체 칩에서 인터커넥트는 속도를 저하시키는 병목 구간이 되고 있습니다. 이런 문제를 해결하고 개선해나가는 것이 중요한 이슈입니다.
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*반도체, 스케일링?
미세화 공정을 의미합니다. 전자가 이동해야 하는 물리적 거리를 단축함
* 디스플레이, 업스케일링?
영상 신호를 높은 사양의 디스플레이에 맞춰 크기와 해상도를 변환 하는 기술입니다. 기존 저해상도 영상을 확대하는 과정에서 발생하는 빈 화소를 채우는 기술이 관건으로 일본에서는 '초해상도기술' 이라는 용어를 사용합니다.
[인터커넥트 레이어]
반도체 칩 제조의전공정(front-end-of-line) 단계에서 트랜지스터, 케패시터 등의 개별 구성 요소가 웨이퍼 위에 만들어 집니다. 이 개별 구성요소들은 후공정(back-end-of-line) 단계에서 전원 및 접지뿐만 아니라 신호를 분배하기 위해 서로 연결 됩니다. 이때 칩 표면의 단일 레이어 만으로는 공간상의 제약으로 이 모든 연결을 만들어 내기 어렵습니다. 그래서, 반도체 칩 제조업체에서는 수직적 레벨의 인터커넥터를 구성합니다. 즉 여러층의 배선 층이 형성 되어 있습니다.
램 리서치 참고 사진
트랜지스터에 가깝게 위치한 인터커넥트는 매우 작은 크기이기 때문에, 인터커넥트가 증착되거나 결합되는 구성 요소 자체가 매우 작고 촘촘합니다. 로컬 인터커넥트라고 불리는 이 하단부 라인은 보통 길이가 짧고 얇습니다. 글로벌 인터커넥트는 로컬 인터커넥트의 상부에 형성됩니다. 이때 인터커넥트는 회로 상의 서로 다른 블록들 사이를 지나다녀야 하기 때문에 일반적으로 길고 두꺼우며 배선의 간격이 넓습니다. 비아라고 부르는 인터커넥트 레이어 간의 연결은 신호와 전원이 한 레이어에서 다음 레이어로 전송되도록 합니다.
* 어플라이드머트리얼, 비아 : 레이어를 연결하는 식각 구멍이라고 표현 하더군요.
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[인터커넥트 물질]
기존에는 알루미늄 배선을 이용한 인터커넥트 기술이 업계 표준이었습니다. 알루미늄 인터커넥트를 위해서는 알루미늄 증착, 금속 패터닝, 에칭 한 뒤 절연 물질을 증착 시켜 배선을 분리합니다. 그런데, 90년대 이후 알루미늄을 구리로 바꾸어 만들었습니다.
구리 배선의 등장으로 집적회로의 전반적인 성능이 향상되었고, 또한 구리 배선은 스케일링되는 트랜지스터 크기에 맞추어 더 작은 선폭으로 만들 수 있었습니다. 알루미늄 배선 보다 안정성과 내구성, 신뢰성이 우수했습니다. 그러나, 구리 배선 인터커넥트를 만드는 것은 훨씬 복잡한 기술을 필요로 하기 때문에 완전히 새로운 제조 방식을 고안 해야 했습니다.
실리콘 산화막과 같은 절연 물질(유전체)을 증착, 에칭을 통해 트렌치를 형성하는 과정이 후속으로 진행 됩니다. 이후 트렌치는 화학 및 전기도금 기술을 통해 구리로 채워지고, 트렌치를 체우고 남은 구리는 후속 공정에 필요한 균일한 표면을 만들기 위해 제거 됩니다.
램 리서치 참고 사진 2
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[구리 배선 이후]
지난 수년 간 트랜지스터의 크기는 급격하게 작아졌습니다. 트랜지스터가 소형화 되면서 인터커넥트의 크기도 축소되었습니다. 이런 구리를 이용한 인터커넥트는 다음 단계의 스케일링으로 향하는 시점에 장애요소로 나타나고 있습니다. 이러한 장애요소를 업계에서는 RC의 과제라는 용어를 사용합니다.
R은 물질의 전기적 저항을 의미합니다. C는 정전 용량으로, 소재가 전하를 저장할 수 있는 능력을 의미합니다. 일반적으로 디바이스의 속도는 RC에 반비례합니다. 즉, 고속의 반도체 칩을 만들기 위해서는 RC값을 작게 만들어야 한다는 것을 의미합니다.
R측면에서 보면, 라인의 저항이 높으면, 전류가 약해지기 때문에 디바이스 속도가 느려집니다. 이것은 트랜지스터의 게이트에서 최소한의 전하 축적 또는 임계전압에 도달하는 시간이 오래 걸리는 것을 의미합니다. 트랜지스터의 속도는 스케일링을 통해 개선되지만, 인터커넥트 스케일링이 넘어야 하는 과제는 병목현상을 일으키지 않으면서, 트랜지스터간의 전자이동을 원활하게 하여 성능의 열화가 없도록 하는 것입니다.
램리서치 참고 사진 3
C측면에서 보면, 정전 용량은 금속 배선을 둘러싸고 있는 절연 물질과 금속 배선들 사이의 간견에 의해 결정 됩니다. 정전 용량이 높을 수록 전자의 속도가 느려지며, 인접한 배선의 신호에 영향을 주어 디바이스 오동작(혼선, cross tak)의 원인이 됩니다.
배선간의 적정 거리를 유지하는 것 이외에도 Low-K 유전체 물질의 개발을 통해 정전 용량을 획기적으로 낮추는 것이 가능 해 졌습니다.
정전 용량은 소재의 K(유전상수, dielectric constant)값 함수이며, 순수 실리콘 산화막의 K값이 4.2인 것에 비해 평균적으로 2.5정도의 값을 갖고 있는 물질을 현재 사용하고 있습니다.
K값을 낮추기 위한 방법은 다양하게 있지만, K값이 감소 함에 따라서 Ultra-Low-K 필름의 내구성이 점점 더 약해지고, 실제 공정에 적용하는데 추가적인 어려움이 발생하고 있습니다.
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다음 단계의 스케일링으로 나아가기 위해서는 RC관리 방법을 연구해야 하고, 특히 금속 소재에 중점을 두고 진행 되고 있습니다.
구리배선은 일반적으로 다음의 네가지 층이 포함되어 있습니다.
1. Tantalum nitride barrier layer, 베리어층, 구리 원자가 유전체로 확산되는 것을 방지
2. Tantalum liner layer, 라이너층, 베리어가 구리 씨드층에 더 잘 겹치도록 함
3. Copper seed layer, 씨드층, 구리 도금을 가능하게 함.
4. Bulk copper metal, 핵심 반도체, 배선의 대부분을 차지함.
현재 주요 연구개발 영역은 배리어/라이너/씨드 층을 개선하기 위한 전략을 고안하는 것입니다. 이를 통해 전체적인 저항을 낮추고, 핵심 도체인 구리를 채우기 위한 공간을 형성함으로써 더욱 얇은 배선을 만들고자 하는 것입니다.
이러한 전략중 하나를 보면, 저항이 높은 베리어 층과 라이너층의 두께를 얇게 하는 것입니다. 그러나, 층을 얇게 만드는 데에는 한계가 있습니다. 높은 신뢰도와 안정성을 위해서는 이 두개의 층이 빈틈없이 연결되어야 하는데, 이를 위해서는 현재 최소 두께가 1.5~2나노 미터 정도가 되어야 합니다.
배리어 층과 라이너 층은 트렌치의 양사이드에서 합쳐서 3~4나노미터 정도의 두께가 됩니다.
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연구가 필요한 또 다른 분야는 스스로 형성되는 새로운 유형의 배리어 층입니다. 이 새로운 배리어층은 구리 배선에 인접한 절연체 표면에서 반응을 통해 형성되며, 더 많은 양의 구리를 수용할 수 있는 공간을 확보할 수 있습니다. 또한 라이너층에 주로 쓰이는 탄탈륨 대신 코발트 및 루테늄으로 새로운 라이너 층을 만들 수 있는 방법이 개발 되고 있습니다.
코발트와 루테늄은 탄탈륨에 비해 구리 씨드층에 더 잘 흡착 되기 때문에 공백 없이 더욱 균일한 박막을 얇게 코팅 가능 합니다. 이미 업계에서는 공백없이 작은 트랜치 사이를 구리로 채우는 기술이 존재 합니다. 그러나 5나노 미터 기술 노드 수준에서 전도성 금속으로 사용되는 구리는 결국 배리어를 필요로 하지 안흔 다른 전도성 물질로 대체 되어야 합니다.
램리서치 참고 사진 4
금속 소재에 많은 관심이 집중되는 동안 유전체 측면의 개선을 위한 연구 개발 또한 진행중이며, 여기에서의 궁극적인 목표는 유전상수를 1, 즉 공기 수준까지 낮추는 것입니다. 실제로 에어갭을 이용한 새로운 개발법이 사용화 되었지만, 제조상의 문제 및 생산 단가에 문제가 있습니다. 따라서, 인터커넥트 스케일링을 위한 아이디어 대부분은 금속 소재, 설계 및 프로세스를 새롭게 개발해야 하며, 파이프 라인에 적용되는 이 새로운 기술은 디바이스를 더욱 소형화, 고속화 연결을 구현 합니다.
